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使用和结构和行为VHDL可以搭建出一个计数器电路。在结构性技术器设计中,先列举所有需要的触发器并作为其器件,然后描述出下一状态逻辑来驱动每个触发器的D输入(数据输入)。与行为性VHDL设计相比,这种设计方法非常冗长乏味,但是却能开发出很好的方案模型。

在任何标准的VHDL环境中,行为性计数器都可以很好的利用IEEE STD_LOGIC_UNSIGNED库。使用SLU库,所有的STD_LOGIC数据类型都可以使用标准算术操作符,从而使计数器设计相当简单。注意,计数器的计数输出是一个名称为B的矢量,且被定义为‘inout’类型,从而在赋值操作符两边都可以使用该矢量。

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