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701003ADAA1

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　　时钟控制J-K触发器的逻辑电路和逻辑符号如图1（a）、（b）所示。在钟控R-S触发器的基础上增加了两条反馈线，将交叉反馈到两个控制门的输入端，并把输入端S改为J，R改为K，便构成了J-K触发器。它利用触发器两个输出端信号始终互补的特点，有效地解决了在时钟脉冲作用期间两个输入同时为1将导致触发器状态不确定的问题。

图1

　　（1）工作原理

　　①在没有时钟脉冲作用（CP=0）时，无论输入端J和K怎样变化，控制门G₃、G₄的输出均为1，触发器保持原来状态不变。

　　②在时钟脉冲作用（CP=1）时，可分为4种情况。

　　●当J=0，K=0时，控制门G₃、G4的输出均为1，触发器状态保持不变。

　　●当J=0，K=1时，若原来处于0状态，则控制门G₃和G₄输出均为1，触发器保持0状态不变；若原来处于1状态，则门G₃输出为0，门G₄输出为1，触发器状态置成0。即输入JK=01时，触发器次态一定为0状态。

　　●当J=1，K=0时，若原来处于0状态，则控制门G₃输出为1，门G₄输出为0，触发器状态置成1；若原来处于1状态，则门G₃和G₄输出均为1，触发器保持1状态不变。即输入JK=10时，触发器次态一定为1状态。

　　●当J=1，K=1时，若原来处于0状态，则门G₃输出为1，门G₄输出为0，触发器置成1状态；若原来处于1状态，则门G₃输出为0，门G₄输出为1，触发器置成0状态。即输入JK=11时，触发器的次态与现态相反。
（2）逻辑功能描述

　　①功能表

表1 功能表

J K

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